航天集成电路技术是航天工程的核心基础技术,其长期持续发展是我国向航天强国迈进的关键。本文介绍了国际集成电路发展情况、航天集成电路发展趋势、美欧等国家航天集成电路发展思路,以及我国航天集成电路发展现状,阐述了对我国航天集成电路发展的几点思考。

芯粒(Chiplet)是一种将多个小型芯片集成为一个完整的系统芯片的技术,旨在实现芯片的重用、异构集成、性能提升和成本降低等目标。该技术的发展重点主要包括异构集成、新型互连和新型封装。其中,接口互连是Chiplet技术的关键。接口互连包括物理层接口和数据传输协议,接口和协议的设计需要考虑工艺技术、封装技术、功耗限制和上层应用程序的要求等,串行互连和并行互连是芯片到芯片实体层接口的两种选择。此外,对于不同的传播介质,应运而生出一些新型的互连技术,如光互连和无线互连,它们可以提供更高的带宽、更低的功耗和更灵活的互连拓扑。未来,Chiplet技术有望为电子领域带来重大的突破和发展,促使更加高效、灵活和富有创新性的芯片设计和制造。

针对功率MOSFET的单粒子效应(SEE)开展了工艺加固技术研究,在单粒子烧毁(SEB)加固方面采用优化的体区掺杂工艺,有效降低了寄生双极晶体管(BJT)增益,抑制了单粒子辐照下的电流正反馈机制。在单粒子栅穿(SEGR)加固方面,通过形成缓变掺杂的外延缓冲层来降低纵向电场梯度,减弱了非平衡载流子在栅敏感区的累积,并开发了台阶栅介质结构提升栅敏感区的临界场强。实验结果表明,经过加固的功率MOSFET在满额漏源工作电压和15 V栅源负偏电压的偏置条件下,单粒子烧毁和栅穿LET值大于75 MeV·cm²/mg。在相同辐照条件下,加固器件的栅源负偏电压达到15~17 V,较加固前的7~10 V有显著提升。

瞬态电路仿真中常建立线性系统模型,而顺序求解多右端项的三角矩阵十分耗时。为了提高瞬态电路仿真中耗时的三角矩阵回代速度,提出了一种基于异构平台的并行计算方法快速求解三角矩阵。通过优先计算与解向量相关的乘法,挖掘了回代计算的并行性。设计了核心是多个浮点计算功能的运算阵列以及主从两层状态机的控制模块。相比于使用MKL求解库的Intel 24核CPU平台,本架构基于XCZU15EG的Zynq UltraScale系列FPGA进行了线性矩阵求解实验,实验所用矩阵均为对称正定、对角占优且稠密度均大于50%。提出的加速架构求解的平均加速比达到22倍,求解误差在10^-17~10^-14内。实验结果表明,该架构一定程度上提高了矩阵求解速度,适合于较高维度线性矩阵的前后向回代求解。

为评估星载电子系统抗单粒子效应敏感性及验证系统级加固方法有效性,本文开展了系统级单粒子效应试验方法的相关研究。验证了采用地面模拟装置以逐一辐照系统中器件方式评估系统功能中断率的可行性,提出可通过多种方式获取器件的敏感性数据,指出直接将系统中器件对应的功能中断截面进行加和求取系统截面曲线的不合理之处,本研究为开展系统级单粒子效应试验提供了技术支撑。

硅基光电子技术结合了高集成度的大规模集成电路制造技术与光电子芯片的大带宽、高速率等优势,推动硅基光电器件在高能物理实验、医学影像和高能粒子碰撞器等领域的广泛应用。然而,应用于空间环境和医疗探测器的光电探测器在运行周期中预计会受到~10¹² particles/cm²的累积注量,而应用于大型粒子对撞机的新型探测器则要经受~10¹⁴ particles/cm²的辐射注量。本文详细阐述了硅基光电探测器的空间辐射效应研究现状,主要包括不同粒子辐照后硅基光电二极管、雪崩光电二极管、单光子探测器以及光电倍增管等主流光电探测器的辐射效应研究进展。研究结果表明,探测器抗电离总剂量性能较好,位移损伤是导致其关键性能参数退化的主要原因,由于工作原理差异,各类器件在辐射环境中表现出不同退化行为和作用机理。

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

高速极短距离有线数据接口是芯粒间互连的重要技术方案。传统的基于电流模逻辑的连续时间线性均衡器由于高电源电压和无源器件的使用已经无法满足芯粒间数据接口高密度、小型化、低功耗的需求。针对该问题,本文提出了一种带中频补偿的反相器型连续时间线性均衡器,可在极短距离应用中传输28 Gb/s非归零信号以及56 Gb/s四电平脉冲幅度调制信号。本设计采用28 nm CMOS工艺实现,核心面积仅为400 μm²。经过-9.4 dB@14 GHz的极短距离信道后,基于版图的仿真结果表明,所提出的连续时间线性均衡器使28 Gbaud的非归零信号与四电平脉冲幅度调制信号眼宽分别提升0.14 UI与0.41 UI,眼高提升328 mV与119 mV,56 Gb/s 四电平脉冲幅度调制信号工况下功耗为6.12 mW。

为解决柔性电路板整板自动化布线算法布线效率低、布线效果较差的问题,提出基于模式布线的柔性电路板布线规划算法,采用模式布线近似拟合详细布线,缩小详细布线和布线规划之间的精度误差。同时,根据人工经验设计4种布线模式和若干扇出模式,模拟扇出区内部资源分配和扇出区间排列组合可能出现的情况。针对层分配问题,设计了根据当前布线结果以及未来对其他线网的影响综合评价的层分配算法,针对通道区不允许打孔的约束,根据通道连接扇出区的位置顺序求得通道内布线线网拓扑不交叉序列,并作为分割线上过点位置排列顺序约束。最后,综合比较每个模式下的结果,选择代价最小的结果作为最终布线规划的结果。使用多个工业用例进行测试,实验结果表明,与已有柔性电路板布线规划算法相比,本文布线规划算法可以提升详细布线效率和布线结果。

提出了一种漂移区具有Nbuffer结构的N型横向扩散金属氧化物半导体(NLDMOS)结构,以提高器件抗单粒子烧毁(single-event burnout,SEB)能力。通过TCAD仿真验证了该结构的电学和抗单粒子特征。在不改变器件性能的前提下,18 V NLDMOS SEB触发电压由22 V提高到32 V,达到理论最大值,即器件雪崩击穿电压。具有Nbuffer结构的NLDMOS器件可以抑制单粒子入射使得器件寄生三极管开启时的峰值电场转移,避免器件雪崩击穿而导致SEB。此外,对于18~60 V NLDMOS器件的SEB加固,Nbuffer结构依然适用。

目前,芯片设计面临“面积墙”的挑战,这为芯片制造带来了高昂的流片成本。芯粒技术可以通过成熟的工艺制程制造较小面积的芯片,然后通过先进封装方式打破面积墙的限制,实现芯片的敏捷设计,降低设计成本。而设置多大的芯粒颗粒度可以满足芯片设计的灵活需求,是利用芯粒技术的一个核心问题。芯粒功能的划分也影响着芯粒间的互连结构,如何实现各功能芯粒间互连是最终实现芯片功能的关键。因此,本文综述国内外近年来对芯粒功能划分上的研究、在芯粒设计空间上的探索以及芯粒功能划分对芯粒间互连网络影响,并指出芯粒的设计方法学是未来芯粒技术发展的重要研究方向。

磁随机存储器作为一种新型非易失性存储,因其优良的读写速度与耐久度特性,在嵌入式存储领域具有广阔的应用前景。然而,由于磁随机存储器的定制化设计通常需要数月完成,具有较长的设计周期,这与片上系统较快的设计迭代需求存在一定矛盾。存储器编译器作为一种快速生成存储器设计的工具,是解决这一矛盾的有效手段。本文从磁随机存储器的全定制设计流程出发,同时对各类存储器编译器的研究现状开展调研,总结了目前存储器编译器工作的现状与挑战,最终讨论了磁随机存储器编译器的设计方法学。

随着集成电路向后摩尔时代发展,异构集成技术成为微电子的新兴方向,异构集成互连接口作为异构集成技术的关键,对异构集成芯片和系统至关重要。为进一步推进异构集成互连接口的实现,分析了现有异构集成芯片和系统的结构,将异构集成技术总结为小芯粒拼接大芯片、大芯片拼接大芯片、晶圆级芯片及晶圆级系统4个技术路线,并对不同技术路线下异构集成互连接口特性进行了总结和对比,阐述了当前产业界和学术界围绕异构集成互连接口的研究现状及存在的问题,最后给出了异构集成互连接口的未来发展趋势和需具备的技术特征。

目前,基于解析方法的布图规划取得了很好的结果,模块翻转有实际应用场景且可以进一步优化结果, 但解析方法尚无法处理模块翻转问题。因此,本文首次尝试使用统一的解析方法来解决这一问题, 提出了一种新的力,即翻转力。在总体布图规划阶段,翻转力能根据线长将每个模块翻转到理想的方向。此外,基于静电场模型设计了一个新的总体布图规划流程。 在该流程中,本文对超大型模块的密度计算进行了特殊处理, 以减小超大型模块的排斥力,使得其他模块能更加靠近超大型模块,从而实现更加均匀的模块分布。为了更好地利用边框处缝隙中的空白区域,提出了一种边框处缝隙处理方法。最后, 在布图规划算法中添加了后处理阶段以进一步优化布图结果。该后处理阶段首先基于混合整数线性规划的翻转模型对模块的翻转方向进行再次优化,然后使用本文提出的新的空白区域再分配方法。该方法减小了线性规划问题中约束条件的数量且能进行多轮次的优化,相对于以往的方法能够更有效地缩短线长。在HB+和ami49_x基准电路上,实验结果表明,本文的布图规划算法与最好的布图规划算法相比, 平均半周长线长分别至少减小了13.3%和13.7%。

鉴于我国天然气流量计算机软件使用现状,迫切需要一款通用型极强的流量计算机系统软件。本文充分调研市场上现有的流量计算机系统软件的优缺点,借助MySQL数据库、Visual Studio等编程软件开发出通用型流量计算机系统软件,同时对软件的实用性进行验证,软件采用菜单框架结构,充分考虑流量计算机现场操作人员的要求,系统操作简单便捷、功能齐全、页面数据简洁易懂。

随着集成电路工艺的不断发展,因电路工作主频的提升和工艺偏差影响的加剧,导致多输入转换(MIS)效应对电路静态时序分析的影响愈发不容忽视,使得传统的单输入转换(SIS)模式单元时序建库方式难以规避保持时间和建立时间的违规。为了表征MIS效应在时序分析中的影响,近年来多个MIS延时模型被提出,但目前大多数模型忽略了输入转换时间和负载对MIS效应的影响,因此精度不高。同时这些模型分别对每个单元进行建模,忽略了MIS效应与单元的晶体管级拓扑结构的关系,进一步影响了表征精度且需要较高表征成本。本文提出了一种基于异质图神经网络的MIS单元延时预测框架,将多输入单元的晶体管级拓扑电路建模成为异质图,利用异质图对影响MIS延时因素进行了全面且有效的表征,多个输入门的MIS效应可以训练为统一模型。在16 nm工艺下,该模型在多组多输入单元上进行了验证。实验结果表明,该模型在将建模开销减少至ANN模型所需开销8.8%的情况下,对于单元的平均误差仅为1.19%,相比ANN模型,精度提高了2.05倍。